职位描述 高性能GPU处理器设计，包括设计规范、架构、微架构定义和RTL设计实现。 职位要求 工作经验和职级不限； 熟练掌握Verilog HDL编程技能； 熟悉ASIC设计流程（包括规范，架构和设计实现）； 积极性高，善于解决技术难题； 了解计算机图形学和低功耗设计技术者优先； 有GPU设计经验者优先； 有cache、memory控制器设计或压缩设计经验者优先。
职位描述 计划和安排项目时间表，跟踪项目交付节点和产出； 协调职能部门及团队，包括芯片设计实现、软件，系统硬件等，确保项目顺利实施； 监控项目进展，良好的风险管理，确保项目进度； 能与客户良好沟通，理解客户需求，项目执行结果客户满意； 项目执行期间及完毕，进行项目评估和结果评估。 职位要求 满足以下一个或者多个条件的候选人优先考虑： 硕士学历，至少3年工作经验，或学士学位至少五年相关工作经验； 参加过芯片开发整个过程，了解整个芯片整个设计流程（芯片设计前后端，芯片验证，系统验证等）； 相关的SoC 或者MCU芯片项目管理经验者优先； 项目管理的理论和实践方面的知识和经验； 有独立工作经验，并作为团队的一部分解决技术、质量、成本和进度方面的难题； 良好的沟通与组织协调能力，主动性，责任心强，抗压能力强。
职位描述 为新产品制定测试计划并和设计人员讨论测试可行性； 在不同的测试平台上给新产品开发程序，测试硬件制作和程序调试要满足项目进度表； 维护量产项目，优化测试程序以减少测试时间； 为公司自有IP开发测试程序以及高低温特性测试。 职位要求 必须是电子相关专业本科或以上学历并有丰富的测试工作经验； 熟悉V93k 平台，做过RF或者高速项目开发优先； 会C/C++编程； 熟悉设计文件向量转换工具TDL等； 流利的英语口语和书面能力； 善于和他人沟通，有团队合作精神； 能接受较高的工作强度。
职位描述 独立开发有难度的模拟电路，包括电路设计、仿真、测试、调试及改进； 根据客户需要定义系统需求、产品规格； 带领开发项目； 在电路设计、测试、调试中起主导作用； 指导版图设计； 为客户，应用工程师，销售人员提供技术支持。 职位要求 电子专业，硕士以上学历； 有模拟电路，锁相环或高速接口电路设计的工作经验； 对下面一种电路有系统结构设计和量产经验: LVDS RX/TX ,HDMI RX/TX,or DP RX/TX； 有 PLL,CDR,RX,TX 或 Equalizer的深亚微米设计经验； 有 Serdes PHY 的电路设计经验； 有 USB3.0, HDMI, MIPI, Display Port 或 PCI Express 的设计经验； 中英文流利； 勤奋踏实，良好的沟通能力和团队合作精神。
职位描述 负责通用IO库和定制IO的电路设计，提供版图指导； 负责模拟，射频IP的ESD防护电路设计； 提供全芯片ESD防护解决方案，PAD位置摆放以及ESD的检查； 负责ESD/Latchup的测试和失效分析。 职位要求 三年及以上相关IO和ESD设计经验； 电子工程等相关专业硕士学历； 具有半导体制程，器件和版图的相关知识储备； 熟悉IO ESD/Latchup防护； 拥有Timing model和IBS model 提取经验； 有DDR/SDeMMC/LVDS IO相关经验优先考虑； 具有主动性，良好的沟通能力和团队合作精神。
职位描述 设计开发深亚微米下的基础IP电路，包含标准单元，存储器和用于优化芯片性能功耗面积的定制电路； 指导版图工程师，并基于后仿真结果协助其优化版图； 库的特征化以及产生数字设计流程所需的设计模型，包含Synopsys liberty model，verilog等； 设计标准单元/存储器/IO的电路测试芯片，并协助测试工程师进行测试。 职位要求 电子工程等相关专业硕士以上学历，三年以上工作经验； 掌握电路设计并有实际项目经验，同时具备扎实的器件物理知识； 熟悉脚本语言和行为模型，比如Tcl，Perl，Verilog等，并具备相关经验。会使用Cadence/Synopsys/Mentor的主要EDA工具； 具备自我激励意识，良好的沟通能力和团队合作精神。
职位描述 负责芯片顶层及子模块的逻辑综合和时序分析，以及优化/收敛等； 负责芯片顶层及子模块的时序约束文件编制，修改以及检查签核； 完成芯片顶层及子模块前后期的面积评估，性能评估以及功耗分析； 完成芯片顶层及子模块的前后期测试覆盖率评估与分析； 实现芯片顶层及子模块的相关DFT RTL代码编写，扫描链，MBIST电路，边界扫描电路插入，以及测试pattern的生成及仿真等； 协助物理实现工程师解决物理功能模块平面布置图设计、时序分析，优化/收敛方面的问题。 职位要求 硕士及以上学历，电子工程或计算机科学相关专业； 有与职位相关课程或课程项目，实习经验等； 熟练使用Verilog HDL或System Verilog； 熟悉常用的EDA工具，如：Synopsys VCS、Verdi, Cadence IUS, Mentor QuestaSim等； 有过SoC设计经验背景者优先； 有物理实现背景者优先； 有低功耗或DFT背景者优先； 熟悉并在设计中有使用过DDR, PCIE, USB, MIPI等高速接口经验者优先； 有FPGA时序约束及时序优化经验亦有加分； 掌握Shell/Perl/Python/TCL等脚本语言者会有优势； 上进并富有团队合作精神，沟通表达能力良好。
职位描述 独立完成ASIC功能模块的验证任务，包括：制定验证方案，搭建测试环境，编写测试激励，仿真debug； 具备IP和芯片级验证环境的设计，包括必要的建模； 负责RTL/门级仿真，代码/功能覆盖分析。 职位要求 硕士及以上学历，电子工程或计算机科学相关专业； 熟悉常用验证方法、语言和EDA ,(UVM(Verilog/SystemVerilog，VCS/NC)； 有相关数字逻辑设计/验证工作经验（FPGA或ASIC，包括课程项目）； 熟悉C/C++语言，perl、python等脚本语言； 有ARM、RISC-V等处理器设计背景，熟悉SOC片上总线协议如AMBA、NOC的优先； 有MIPI、HDMI、DP、SPDIF、I2S等音视频接口背景的优先； 有USB、PCIe、Ethernet、DDR、SD/eMMC、SPI、CAN等接口背景的优先； 有人工智能、视频编解码等知识背景的优先； 富有事业心和团队合作精神，中英文沟通表达能力良好。
职位描述 独立完成ASIC功能模块的设计任务，包括：需求分析，架构定义，RTL编码，模块设计，逻辑综合和时序分析； 和验证工程师合作，完成验证任务，保障设计质量，包括：review验证方案，debug, cdc 检查； 作为芯片的设计者，配合系统工程师、物理实现工程师和测试工程师，解决功能验证、平面布置图设计、时序优化/收敛、可测试设计和芯片测试方面的问题。 职位要求 硕士及以上学历，电子工程或计算机科学相关专业； 有相关数字逻辑设计/验证工作经验（FPGA或ASIC，包括课程项目）； 熟练应用EDA工具（Synopsys或Cadence）：VCS、Xcelium、DC、PT 等； 熟悉C/C++语言，perl、python等脚本语言； 有ARM、RISC-V等处理器设计背景，熟悉SOC片上总线协议如AMBA、NOC的优先； 有MIPI、HDMI、DP、SPDIF、I2S等音视频接口背景的优先； 有USB、PCIe、Ethernet、DDR、SD/eMMC、SPI、CAN等接口背景的优先； 有人工智能、视频编解码等知识背景的优先； 富有事业心和团队合作精神，中英文沟通表达能力良好
招聘岗位 工科硕士34W+，非工科23W+，工科博士67W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士66W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士65W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士64W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士63W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士62W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士61W+（一人一议）
招聘岗位 工科硕士34W+，非工科23W+，工科博士60W+（一人一议）
★应聘流程： 简历投递—简历筛选—专业面试—签约沟通—录用入职 ★简历投递： 发送简历至邮箱：wangzhinan@shicsp.com或caiwy@shicsp.com 简历命名：“专业+学校+学历+姓名” ★联系我们： 单位地址：上海浦东新区莱阳路1333号 联系方式：王女士 13818080300 蔡女士13606550901
